디아이 DM1600C 번인 테스트 장비.(자료=디아이)
디아이가 주문형반도체(ASIC)를 탑재한 고성능 메모리 검사 장비를 개발한다. 시장을 석권한 외산 장비를 대체해 국산화하는 것이 목표다.
6일 업계에 따르면 디아이는 ASIC 탑재 D램 고주파(고클록) 검사 장비(차세대 고속 테스터) 개발을 준비하고 있다. 개발 기간은 칩 설계부터 검증까지 3년에서 4년 정도로 예상된다. 해당 기간 동안 530억원 규모의 대규모 투자할 예정이다. 지난해 11월 300억원 규모의 교환사채(EB)를 발행하면서 연구개발(R&D)용 중장기 자금을 일부 확보했다.
업계 관계자는 "칩을 설계할 외주 업체(디자인하우스)를 선정하는 단계로 안다"며 "협력사 선정과 계약 체결 등 일정을 고려하면 본격적인 착수 시기는 다소 늦어질 것"이라고 분석했다. 디아이는 본래 올해 1분기부터 해당 장비 개발을 시작할 계획으로 전해졌다.
D램 고주파수 검사 장비는 고대역폭메모리(HBM)과 DDR5 D램 등 고성능 고대역폭 메모리 제품의 동작 성능(인터페이스)을 검증하는 장비다. 칩의 불량 확인과 최종 성능에 맞춘 등급 분류에 활용한다. 디아이가 검사 장비의 두뇌를 ASIC으로 전환하는 이유는 경쟁사 수준의 기가헤르츠(GHz)급 검사 성능을 확보하기 위해서다. HBM과 DDR5 D램은 인공지능(AI) 수요 확대로 성장이 지속되고 있다. 동시에 검사 수요도 높아지고 있으나, 장비는 아드반테스트와 테라다인 등 미국, 일본 업체 장비를 주로 사용한다.
ASIC은 특정 기능에 최적화해 설계한 칩이다. 기존 장비에 탑재하던 프로그래머블반도체(FPGA) 대비 데이터 처리와 연산 속도가 빠르다. 장비의 정밀 제어 등 특수 기능 구현도 수월하다. 칩 전력 소모나 발열 효율, 소형화에도 유리하다.
단점은 비용이다. ASIC는 대량 생산해야 칩당 단가가 낮아진다. 칩의 동작 방식을 언제든 재설계 가능한 FPGA 대비 초기 개발(칩 설계) 비용이 크고, 개발 기간이 더 길다. 시제품의 성능이 목표에 미달하면 칩과 보드를 재설계해야 한다. 반도체 위탁생산(파운드리)까지 고려하면 추가되는 개발 비용과 일정 지연의 부담이 상당하다.
이 때문에 디아이는 FPGA를 ASIC 개발에 단계적으로 활용할 계획이다. FPGA로 먼저 ASIC 반도체 설계를 반복 검증하고, 로직 성능과 기능을 개선하는 방식이다. 디아이는 충분한 검증 후 해당 설계를 ASIC에 본격 적용할 예정이다. 설계 실패 위험도와 비용을 낮추는 전략이다.
디아이는 올해 차세대 고속 테스터 개발 목적으로 총 70억원을 투입한다. 특히 ASIC과 FPGA 칩의 논리, 물리 설계, 시뮬레이션 등에 30억원이 사용된다. 내년에는 총 100억원으로 ASIC 기능 설계를 확대한다. 2028년부터는 ASIC의 파운드리 제작과 검증을 시작한다. 이때 개발과 생산 비용으로 총 360억원을 고려하고 있다. 늦어도 2030년까지 장비 완성을 마칠 계획이다. 해당 장비에 투입되는 총 R&D 비용은 530억원이다.
디아이는 지난해 연결 기준으로 매출 4322억원, 영업이익 365억원을 기록했다. 2024년 영업이익 30억원 대비 11배 이상 증가한 수치다. 영업이익률도 1.4%에서 8.5%로 개선됐다. 자회사 디지털프론티어의 HBM4 테스터와 디아이 DDR5 패키지 테스터 판매량 증가가 실적을 이끌었다. 지난해 총 R&D 비용은 약 105억원이었다.
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